14.7 XST – 如何在XST和Project Navigator中定义Verilog宏？

描述

如何在XST和Project Navigator中定义Verilog宏？

解

在Project Navigator中有几种方法可以为XST定义宏或使用包含文件。

• 在XST命令行模式下 使用 -define 选项。

将值放在{braces}中。用空格分隔每个宏。

示例： -define {WIDE = 16 DEPTH = 1024 DEBUG_CODE}

• 在Project Navigator中的Synthesis Properties中使用Verilog宏（ -define ）属性。

不要使用{大括号}。使用管道（|）符号分隔每个宏。

示例： WIDE = 16 | DEPTH = 1024 | DEBUG_CODE

• 在一个文件中定义宏，并对需要这些定义的源使用“include”。

当’include语句引用文件时，XST按以下顺序搜索文件：

1. 目前的工作目录。
2. XST的-vlgincdir选项。
3. 当前具有’include的文件位置。 （在此方法中，如果不同文件有不同的宏定义，请确保正确设置编译顺序。）

• 将宏定义文件设置为编译列表中的一个全局文件。因此，您无需在源文件中使用’include。

右键单击宏定义文件，然后选择“源属性”。然后选中“在编译列表中包含为全局文件”。