12.2 TRCE  –  PERIOD约束所涵盖的路径显示为不受约束,为什么?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.2 TRCE – PERIOD约束所涵盖的路径显示为不受约束,为什么?

描述

我在设计中有一个从触发器(FF)到另一个FF的路径,源和目标都是相同(甚至相关)PERIOD约束的成员。

然而,它们之间的路径显示为不受约束。

为什么我看到这种行为?

该问题通常与作为多个时间组的成员的源和/或目的地相关联。

当组件是多个时间组的成员并且在不同的PERIOD规范中使用时,TRCE不知道要使用哪个约束。

例如,如果您将FFA作为源并将FFB作为目标,则可以将FFA和FFB添加到CLKA时间组:

NET“CLKA”TNM_NET = CLKA;

您还可以将FFB添加到CLKB时间组(就像CLKB正在驱动CE引脚一样):

NET“CLKB”TNM_NET = CLKB;

现在定义PERIOD约束:

TIMESPEC TS_CLKA =周期“CLKA”10 ns;
TIMESPEC TS_CLKB = PERIOD“CLKB”20 ns;

以下是您可以在PCF中看到的内容:

TIMEGRP CLKA = BEL“FFA”BEL“FFB”;
TIMEGRP CLKB = BEL“FFB”;
TS_CLKA = PERIOD TIMEGRP“CLKA”10 ns HIGH 50%;
TS_CLKB = PERIOD TIMEGRP“CLKB”20 ns HIGH 50%;

CLKB上的PERIOD约束与CLKA无关。

在查看此跨时域分析时,TRCE没有指示是否应使用CLKA或CLKB PERIOD约束。

如果TRCE在FFA和FFB上都使用TS_CLKA约束,则将覆盖此路径。

但是,如果TRCE在FFA上使用TS_CLKA而在FFB上使用TS_CLKB,则此路径将显示为不受约束。

这不被视为错误,工具正在按预期工作。

要查看所需的分析,用户应仅将组件添加到正确的时间组以进行跨时域分析。

f必须在多个时间组中包含组件,然后才能使用PRIORITY关键字,或者可以添加其他时间组,并为跨时钟域路径添加新的更具体的约束。

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