ModelSim  – 致命:(vsim-7)无法在rb模式下打开VHDL文件“./fir_core_init.mif”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ModelSim – 致命:(vsim-7)无法在rb模式下打开VHDL文件“./fir_core_init.mif”

描述

运行实例化包含初始化数据的核心(通过COE或MIF文件)的设计仿真会导致以下错误:

#Loading xilinxcorelib.fir_compiler_v5_0_mac_fir(behavioral)
#**致命:(vsim-7)无法在rb模式下打开VHDL文件“./dor_ddc_fir_hb2.mif”。
# 无此文件或目录。 (错误= ENOENT)

为什么会出现此问题以及如何解决?

Core Generator创建内存初始化文件(.mif),其中包含某些内核(例如块内存生成器和FIR编译器内核)的系数文件(.COE)中指定的内存初始化数据。

.mif文件在仿真包装器中引用,期望文件位于与仿真目录相同的位置。

如果核心是在仿真工作目录以外的位置生成的,则会出现上述错误。

要解决此问题,请标识位于生成核心的文件夹中的.mif文件,然后将文件复制或移动到仿真工作目录。

如果从ISE启动仿真,则该文件夹与.xise ISE项目文件所在的文件夹相同。

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