忽略时序分配:MAX_DELAY; 100 ns; ;对于<SOPC_Builder_system_name> _ <clock_domain> _synch_module | data_in_d1;分配对于节点和/或路径是非法的。Altera_wiki6年前发布70该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/Altera
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