论坛标签 Intel/Altera-ChipDebug

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Intel/Altera

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等级-LV1-ChipDebug

5天前发布4次阅读

开源Verilog可重用CBB模块（带仿真平台）分享

TinyCBB使用教程TinyCBB （微型Common Building Block）中包含很多verilog语言编写的可重用RTL模块。包括但不限于累加器、仲裁器、有/无符号运算、异步逻辑同步器、CIC/FIR滤波器、格雷码/独热码转换器、CRC/PRBS生成器/检测器、ECC编解码器、同步/异步/字节/...

FPGA开源项目

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卑微打工仔

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4个月前发布34次阅读

提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

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7个月前发布25次阅读

提问关于QUARTUS II学习复现不到QUARTUS PRIME PRO 20.4版本的问题

公司用的是Quartus prime pro 20.4版本，但自己学习用的是Quartus II版本，感觉网上新版本Quartus教学好少。现在学到ip核部分，但很多能在Quartus II跟着教程一步一步学的项目却很难复现到新版本上，比如旧版本用的ATLPLL到了新版本就变成了IOPLL，请问大家有...

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2年前更新15次阅读

RapidIO II MegaCore功能用户指南不解释sys_clk和收发器参考时钟约束

两个RapidIO II IP内核输入时钟sys_clk和tx_pll_refclk必须来自公共时钟源。如果您的设计没有强制执行此约束，则IP内核可能会遇到FIFO下溢或溢出。但是，RapidIO II MegaCore功能用户指南未记录此约束。解决/修复方法

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2年前更新1575次阅读

如何将QuartusII桌面中的窗口重置为默认设置？

在Quartus®II软件包括一个功能通过删除您对桌面进行的所有更改，以恢复整个桌面的默认设置。如果您通过将可移动窗口移动到可视屏幕区域之外而意外丢失了可停靠窗口，则可以使用此选项。要删除对可停靠窗口所做的所有更改并将默认设置恢复到桌面的其余部分，...

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6年前发布5次阅读

使用带有MAX II或MAX V器件的英特尔FPGA下载电缆II是否存在任何已知问题？

英特尔®FPGA下载电缆II（以前称为USB-Blaster II）的频率默认为24 MHz。该频率超过MAX®II和MAX V器件的最大TCK频率规范，如果MAX II或MAX V器件是目标或与其他Intel FPGA处于JTAG链中，则在此频率下工作可能会导致检测或编程问题器件。

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6年前发布19次阅读

我在哪里可以获得一个示例.jam文件来清除Arria V，Stratix V和Cyclone V器件的故障注入寄存器的内容？

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6年前发布4次阅读

alterad：加载共享库时出错：libSafeString.so：无法打开共享对象文件：没有这样的文件或目录

由于从版本18.0开始，独立FLEXlm许可证服务器软件安装程序中存在未解决的动态库依赖性，因此在运行alterad守护程序时可能会看到以下错误： ./alterad：加载共享库时出错：libSafeString.so：无法打开共享对象文件：没有这样的文件或目录

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6年前发布8次阅读

英特尔®Arria®10Gen3 PCIe 端点与支持PCIe Gen4的系统不兼容。

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6年前发布11次阅读

为什么英特尔®Arria®10PCIe * Hard IP将无效的TLP（包括发布的TLP和非发布的TLP）视为可纠正的错误并设置可纠正的错误寄存器？

根据PCIe *规范，当PCIe *物理层接收到无效的TLP（包括已发布和未发布的TLP）时，它应丢弃无效的TLP并释放为这些TLP分配的任何存储。由于英特尔®Arria®10PCIe * Hard IP存在问题，当它收到无效的TLP时，会将其视为可纠正的错误并设置可纠正的错误寄存器。

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6年前发布2次阅读

为什么在多通道实现的情况下NCO IP核输出不从通道1开始？

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6年前发布2次阅读

为什么我无法在仿真中读取英特尔Stratix 10低延迟100Gbps以太网IP内核的收发器重配置总线？

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6年前发布13次阅读

为什么在设置多个消息启用时，英特尔®Arria®10PCIe * MSI功能结构中的消息数据分配向量（0x05c）是不可写的？

PCIe *配置空间MSI能力结构中的所有消息数据字段应始终由软件可读写。从CRA接口写入消息数据字段的值应与稍后从CRA接口读取的值相同。

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6年前发布16次阅读

在Intel Stratix 10，Intel Arria 10或Intel Cyclone 10 GX器件中使用JESD204B IP示例设计时，为什么SYNC_N信号会保持断言？

由于英特尔®Quartus®PrimeStandard / Prime Pro软件版本18.0及更早版本中的问题，在英特尔Stratix®10，英特尔Arria®10或英特尔Cyclone®10GX器件中使用JESD204B IP示例设计时， SYNC_N信号可能会意外断言。这是因为，在JESD204B设计示例中， sysref信号...

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6年前发布19次阅读

当RootPort处于任何电源管理D状态时，发送内存读取请求后，英特尔®Arria®10PCIe *硬IPAvalon®-MM TXS桥不支持无数据完成。

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6年前发布8次阅读

英特尔®Arria®10PCIe * Hard IP不允许内存写入完成TLP通过内存读取TLP。

英特尔®Arria®10PCIe * Hard IP存在限制，它没有旁路缓冲区来存储内存读取数据包。如果没有信用发送任何内存读取数据包，这些数据包将保留在队列中，这将导致内存写入完成TLP被阻止。英特尔®Arria®10PCIe *硬核IP不允许任何内存写入完成TLP传递读取内存数...

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6年前发布12次阅读

为什么在LTSSM =轮询合规性状态期间收到修改后的合规性模式时，英特尔®Arria®10PCIe *硬IP无法设置模式锁定位？

根据PCIe *规范，当PCIe * RootPort或EndPoint处于LTSSM轮询合规状态时，它应该在接收到修改的合规性模式并锁定到模式时，在传输的数据中设置模式锁定位。

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6年前发布13次阅读

为什么将Retrain Link与Perform Equalization位设置为1会导致Intel®Arria®10Gen3 PCIe *根端口降至Gen1速度？

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6年前发布14次阅读

三速以太网IP核Cyclone IV VHDL客户测试台无法运行

针对以下设置的Cyclone IV器件的三速以太网（TSE）IP内核VHDL客户测试平台可能无法运行：核心变化：10/100 / 1000Mb以太网MAC和1000BASE-X / SGMII PCS 使用内部FIFO：否端口数量：4 收发器类型：GXB 输出收发器断电信号：是的解决/修复方法执行以下步骤以修...

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6年前发布40次阅读

错误（10149）：core_debug.sv（1）处的Verilog HDL声明错误：标识符“seq_core_debug_pkg”已在当前范围内声明

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6年前发布79次阅读

为什么我需要确保所有Stratix10 SmartVID器件都使用PMBus稳压器？

Stratix 10标准功率器件（-1V，-2V，-3V功率级）是SmartVID器件。每个SmartVID器件的核心电压电源（V CC和V CCP ）必须由专用于Stratix 10 SmartVID器件的PMBus兼容电压调节器驱动，并通过PMBus连接到该Stratix 10器件。对于Stratix 10标准功率器件，每个器件...

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6年前发布18次阅读

为什么在向邮箱客户端英特尔®Stratix®10FPGA IP发出读取请求时，我看到Avalon MM主服务器挂起？

邮箱客户端英特尔®Stratix®10FPGA IP包含一些只写寄存器，当Avalon MM主机向它们发出读取请求时，这些寄存器不会返回任何读取数据。因此，如果等待来自邮箱客户端Intel Stratix 10 FPGA IP的响应，Avalon MM主机可能会挂起。写入只读寄存器不会引起任何问题...

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6年前发布16次阅读

当第一个引导加载程序映像损坏时，为什么Arria SoC HPS无法在热复位时启动？

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6年前发布14次阅读

在RX单工模式下使用英特尔®Arria®10收发器时，为什么会看到高BER？

在数百个器件配置周期内，可在英特尔®Arria®10和Intel®Cyclone®10RX单工通道中观察到高BER。 RX单工模式通常用于各种视频和无线协议。一旦RX单工通道开始显示高位错误，它将继续具有高位错误，直到下一次器件重新配置。

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6年前发布12次阅读

如何将EPM7128A设计转移到EPM7128AE器件或将EPM7256A设计转移到EPM7256AE器件？

该解决方案讨论了EPM7128A设计到EPM7128AE器件和EPM7256A设计到EPM7256AE器件的迁移路径。 EPM7128AE和EPM7256AE器件是EPM7128A和EPM7256A器件的超集。 MAX®7000AE 器件相比MAX 7000A器件为等效密度和速度级别更快的性能，并且因此，定时兼容。从EPM7128A器...

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6年前发布22次阅读

为什么Nios®II集成开发环境（IDE）不能识别我的自定义HAL组件源？

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6年前发布14次阅读

错误（175005）：找不到位置：VCCPD为2.5V

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6年前发布1次阅读

当上电期间VCC上升到建议的工作电压时，状态MAX®3000，MAX7000和MAX9000器件的I / O引脚是什么？

对于MAX 3000A，MAX 7000AE和MAX 7000B器件，当CC CC上升到建议的工作电压时，I / O引脚处于三态。对于MAX 7000，MAX 7000E，MAX 7000S，MAX 7000A和MAX 9000器件，I / O引脚未定义，直到V CC满足建议的工作条件。

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6年前发布12次阅读

在将设计编程到Altera FGPA后，为什么Nios开发板会复位？

这可能发生的一个原因是因为FPGA设计中未使用的引脚不是三态的。确保Quartus有未使用的引脚单击“分配” - >“器件” 单击“器件和引脚选项”按钮单击Unused Pins选项卡。单击As输入，三态单选按钮

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6年前发布3次阅读

我可以使用Jam™标准测试和编程语言（STAPL）播放器或Jam STAPL字节码播放器与旧版本的Jam文件（.jam）和Jam STAPL字节码文件（.jbc）吗？

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