在ASMI Parallel II IP中声明readdatavalid后,为什么waitrequest仍然很高?-Altera-Intel社区-FPGA CPLD-ChipDebug

在ASMI Parallel II IP中声明readdatavalid后,为什么waitrequest仍然很高?

由于ASMI Parallel II IP存在问题,如果在使用waitrequest为高的IP停止新命令时声明读取信号,则会看到此行为。在读取信号被置位后, readdatavalid信号将在一个时钟周期被置位。

因为IP仍然很忙, 所以waitrequest保持高位。来自IP的readdata总线无效。

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