当启用“启用控制和状态寄存器”收发器选项时,为什么JESD204B IP内核的仿真失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

当启用“启用控制和状态寄存器”收发器选项时,为什么JESD204B IP内核的仿真失败?

当您在JESD204B IP中启用“启用控制和状态寄存器收发器”选项时,IP内核仿真将失败,因为收发器将在复位时停滞。您可以在仿真中观察到tx_serial_data / rx_serial_data信号或xcvr_rst_tx_ready / xcvr_rst_rx_ready信号停留在0。

此问题会影响在Quartus®PrimeStandard和Pro版软件17.0或更早版本中为Arria®10和Stratix®10器件生成的JESD204B IP。

解决/修复方法

要解决此问题,请为reconfig_clk端口提供100MHz – 125MHz时钟,并为reconfig_reset端口定义复位序列。

或者,关闭收发器重配置选项。请注意,IP核测试平台不会对收发器重配置接口执行任何操作。

计划在Quartus Prime软件的未来版本中修复此问题。

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