当视频输入和输出使用相同的时钟时,为什么VIP套件CVO II IP没有输出?-Altera-Intel社区-FPGA CPLD-ChipDebug

当视频输入和输出使用相同的时钟时,为什么VIP套件CVO II IP没有输出?

由于Quartus®Prime软件版本v16.0中的时钟视频输出(CVO)II IP存在问题,如果“ 并行像素数 ”的值大于1且“ 视频 ”中的CVO II IP可能无法生成输出进出使用相同的时钟 “选项已启用。

解决/修复方法

您可以禁用“ 视频输入和输出使用相同的时钟 ”选项,并手动将源时钟连接到is_clkvid_clk端口。

从Quartus Prime软件版本16.1开始修复此问题。

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