为什么Block Diagram或Symbol的端口名称显示错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Block Diagram或Symbol的端口名称显示错误?

由于Quartus®Prime软件版本16.0及更早版本中的问题,您可能会在Quartus Prime块编辑器中看到错误地显示符号端口名称,符号块将受以下因素影响:

– 端口名称显示重叠

– 端口名称显示不对齐

解决/修复方法

从Quartus Prime软件版本16.1开始修复此问题。

必须重新生成受影响的符号/ BDF以便查看修复。

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