HPS MPU时钟设置不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

HPS MPU时钟设置不正确

在某些情况下,HPS MPU时钟频率可能与用户在Qsys中选择的时钟频率不同。

此问题是由于bsp编辑器错误地使用切换信息来创建预加载器要使用的主PLL c0分频器设置。

所有时钟配置都不会出现此问题,但仅适用于需要将主PLL c0 k分频器从默认值1更改的某些配置。用户可以通过执行以下操作来检查配置是否受到影响:

o查看名为hps.xml的切换文件,以获取名为main_pll_c0_internal的参数

o查看预加载器/ generated / pll_config.h以获取以下参数:CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT,CONFIG_HPS_ALTERAGRP_MPUCLK

o如果以下两个分隔值相等,则问题不存在:

·value1 =(main_pll_c0_internal +1)

·value2 =(CONFIG_HPS_ALTERAGRP_MPUCLK + 1)x(CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT + 1)

解决/修复方法

Quartus®PrimeStandard软件版本16.1中已修复此问题。

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