为什么在Arria 10 SoC设计中看到访问FPGA IP的错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在Arria 10 SoC设计中看到访问FPGA IP的错误?

在SoC EDS版本15.1.2及更早版本的Arria®10U-Boot引导加载程序中,reset_assert_all_bridges函数错误地保留了NOC超时。如果FPGA中的IP响应缓慢,则可以达到此超时,从而导致访问错误。

解决方法/修复

此问题计划在下一版SOC EDS中修复。这里有一个补丁可用于解决此问题: https//github.com/altera-opensource/u-boot-socfpga

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