为什么在生成测试平台时我的.sopc文件会发生变化?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在生成测试平台时我的.sopc文件会发生变化?

不,从Testbench生成生成的.sopcinfo文件不能在Eclipse中使用。

在Qsys®中生成测试台系统时,将更新综合期间生成的.sopcinfo文件。

用于Eclipse的Nios II软件构建工具必须使用综合期间生成的.sopcinfo文件,而不是在测试工作台生成期间生成的.sopcinfo文件。

解决方法/修复

要在Qsys软件版本16.0及更早版本中解决此问题,请按照以下步骤操作:

  1. 在Qsys中,单击“生成HDL”。
  2. 在Simulation选项卡中,将“Create Simulation Model”启用为Verilog或VHDL。
  3. 单击“生成”。系统将生成综合和测试平台文件。
  4. 转到Eclipse的软件构建工具。
  5. 使用综合期间生成的.sopcinfo文件创建应用程序和bsp项目(而不是在测试平台期间生成的.sopcinfo文件)
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