如何修改Arria 10 PCI开发套件DDR4外部存储器接口示例设计项目，使其数据宽度小于72位？

有两种方法可用于修改示例设计项目：

方法1：DQS组0中的ALERT＃位置
1）使用了Arria®10 GX FPGA开发工具包与DDR4希洛预设，在DDR4 IP 存储器选项卡，更改DQS组ALERT＃参数为DQS组0和DQ宽度设置为所需的值。

2）在DDR4 IP 示例设计选项卡中，将Target Development Kit Select Board参数设置为带有DDR4 HiLo的Arria 10 FPGA开发套件 。
3）生成示例设计项目。
4）打开DDR4示例设计项目后，在qsf文件或Quartus®Prime分配编辑器中修改这些引脚位置：
– 将DQS组8的引脚位置更改为DQS组0.将DQS组0信号放在这些引脚位置：
emif_0_mem_mem_dqs [0] D33
emif_0_mem_mem_dqs_n [0] C34
emif_0_mem_mem_dbi_n [0] A32
emif_0_mem_mem_dq [7：0] A33，B32，D32，C33，B33，D34，C35，E34（顺序不重要）
– 禁用或删除不需要的DQS组引脚位置分配。
5）在顶级项目文件（ed_synth_top.sv）中，修改信号emif_0_mem_mem_dbi_n，emif_0_mem_mem_dq，emif_0_mem_mem_dqs和emif_0_mem_mem_dqs_n的inout wire语句总线宽度。
例如，对于32位宽的接口项目，这些项目设置为：
inout wire [3：0] emif_0_mem_mem_dbi_n，
inout wire [31：0] emif_0_mem_mem_dq，
inout wire [3：0] emif_0_mem_mem_dqs，
inout wire [3：0] emif_0_mem_mem_dqs_n，
6）编译项目。

方法2：在地址/命令I / O bank中ALERT＃placement
1）使用带有DDR4 HiLo预设的Arria 10 GX FPGA开发套件 ，在DDR4 IP Memory选项卡中，将DQ宽度设置为所需值，并将ALERT＃引脚布局设置更改为：
ALERT＃引脚布局 =带地址/命令引脚的I / O通道
ALERT的地址/命令I / O通道＃ = 3
ALERT的引脚索引＃ = 0
2）在DDR4 IP 示例设计选项卡中，将Target Development Kit Select Board参数设置为带有DDR4 HiLo的Arria 10 FPGA开发套件 。
3）生成示例设计项目。
4）在打开DDR4示例设计项目后，禁用或删除qsf文件或Quartus Prime Assignments编辑器中不需要的DQS组引脚位置分配。
5）在顶级项目文件（ed_synth_top.sv）中，修改信号emif_0_mem_mem_dbi_n，emif_0_mem_mem_dq，emif_0_mem_mem_dqs和emif_0_mem_mem_dqs_n的inout wire语句总线宽度。
例如，对于16位宽的接口项目，这些项目设置为：
inout wire [1：0] emif_0_mem_mem_dbi_n，
inout wire [15：0] emif_0_mem_mem_dq，
inout wire [1：0] emif_0_mem_mem_dqs，
inout wire [1：0] emif_0_mem_mem_dqs_n，
6）编译项目。