使用Arria 10或Stratix 10外部存储器接口IP的DDR4接口有哪些VREF要求？

DDR4 IP不需要任何外部VREF轨连接到用于DQS组信号的I / O标准POD-12的FPGA I / O bank的VREFB引脚。

VREF在内部生成并经过校准。在Quartus®PrimeFitter Report I / O Bank Usage部分中，它显示没有VREF要求。

只有0.6V的外部VREF电压轨才需要DDR4存储器件的VREFCA引脚，建议在该引脚附近添加一个去耦电容。
数据信号（DQ，DQS，DM / DBI）的VREF在DDR4存储器件和FPGA DDR4接口DQS组I / O bank内部生成。

以下是有关VREF校准的其他信息。

FPGA：
VREF校准粒度是每I / O通道（x8 DQS组）。
在EMIF Toolkit校准报告中，FPGA VREF是VREFIN设置。

DDR4内存：
DDR4 IP支持每个dram可寻址功能，因此在多存储器组件接口中，每个DDR4组件可以具有不同的校准VREF值。
在EMIF Toolkit校准报告中，DDR4存储器VREF是VREFOUT设置。