如何实现Stratix 10器件数据手册中规定的I / O PLL抖动性能?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何实现Stratix 10器件数据手册中规定的I / O PLL抖动性能?

要获得英特尔Stratix 10器件数据表中规定的英特尔 ®Stratix®10IOPLL抖动性能,请将IO bank中未端接同步开关输出(SSO)引脚的数量限制为下表中指定的数量,以获得每种电流强度

SSO引脚电流强度(mA)

最大SSO引脚数

每个SSO引脚的抖动增量(ps /引脚)

16

17

8

12

21

7

10

27

6

8

36

4

如果您的应用需要更多未端接引脚同时切换,则PLL输出抖动规范将受到表中指定数量的影响。外部存储器接口规范不受影响,因为Stratix 10器件支持的最大数据速率会考虑额外抖动的影响。

本指南适用于以下器件:

  • Stratix 10 GX ES3和生产器件
  • Stratix 10 SX ES1,ES2和生产器件
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