错误(18496):输出太靠近PLL时钟输入引脚-Altera-Intel社区-FPGA CPLD-ChipDebug

错误(18496):输出太靠近PLL时钟输入引脚

在Quartus®Prime软件版本16.1中编译一个没有引脚分配的MAX®10器件的设计时,您可能会看到此错误消息。

解决/修复方法

要解决此问题,请在Assignment Editor中手动指定受影响引脚的位置远离PLL时钟输入引脚。

Quartus Prime版本17.0中修复了此问题。

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