在仅改变输入参考时钟频率但不改变乘法或除法比的情况下,是否需要PLL重配置?-Altera-Intel社区-FPGA CPLD-ChipDebug

在仅改变输入参考时钟频率但不改变乘法或除法比的情况下,是否需要PLL重配置?

是。如果VCO频率超出工作范围,即使只改变了输入参考时钟频率,也需要PLL重新配置,但乘法或除法比不会改变。

例如,英特尔®Arria®10器件的IOPLL具有从600MHz到1600MHz的PLL VCO工作范围,适用于-1速度等级。

这是一组示例参数。

输入频率= 25MHz
输出频率= 25MHz
预缩放计数器N = 1
乘法计数器M = 24
后缩放计数器C = 24
VCO频率=输入频率* M / N = 25MHz * 24 = 600MHz

总乘数比为1。

当你想从100MHz输入时钟产生100MHz输出时钟时,总倍增比率是相同的1.但如果你使用相同的PLL而不改变参数并将输入频率从25MHz改为100MHz以获得100MHz输出,那么VCO频率是100MHz * 24 = 2400MHz并且违反了最大PLL VCO工作频率1600MHz。因此,您需要PLL重配置来更改参数以满足PLL VCO工作范围。

编译后,您可以在Quartus®Prime软件编译报告Fitter类别下的PLL使用摘要中找到PLL Freq Min LockPLL Freq Max Lock 。它们显示PLL的输入参考时钟频率范围,不超过VCO频率工作范围。当您将输入参考时钟频率更改为超出范围时,需要使用PLL重配置。

请登录后发表评论

    没有回复内容