Altera Soft LVDS IP生成的奇数序列化因子的’tx_coreclock’频率不正确

通过为tx_coreclock生成另一个PLL输出（clk2）来解决RTL的问题。

1.生成Altera®SoftLVDSIP后编辑以下文件

• <toplevel_name> _sim / <toplevel_name> .V
• <toplevel_name> / <toplevel_name> _002.v

2.通过添加clk2参数并对各个模块中的上述文件进行更改来编辑PLL

• module <toplevel_name> _002（<toplevel_name> / <toplevel_name> _002.v）
• module <toplevel_name>（<toplevel_name> _sim / <toplevel_name> .v）

step1：在’defparam’部分添加clk2

lvds_tx_pll.clk2_divide_by = clk1_divide_by value

lvds_tx_pll.clk2_multiply_by = 2 * clk1_multiply_by value

lvds_tx_pll.clk2_phase_shift = clk1_phase_shift value

步骤2： – 注释tx_coreclock分配并将生成的时钟（clk2）从PLL添加到tx_coreclock，如图所示。

// tx_coreclock = slow_clock，

tx_coreclock = wire_lvds_tx_pll_clk [2] ，

这项工作已在Quartus®PrimeStandard Edition软件16.0及更高版本中实现