为什么在MAX + PLUS®II软件忽略端口映射我的VHDL实例的所有经营者? (MAX + PLUS II VHDL)-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在MAX + PLUS®II软件忽略端口映射我的VHDL实例的所有经营者? (MAX + PLUS II VHDL)

MAX + PLUS II软件错误地忽略了所有VHDL实例的端口映射中的所有运算符。要解决此问题,请将表达式存储到临时信号,然后将此信号传递到端口映射。

以下示例VHDL实例化在其Port Map中包含一个运算符:

 ...
shift_CA1:a_74198端口映射(VCC,s1 => GND,s0 =>不是nCTRL,
                              SCLK,SDATA,SDATA,GND,GND, 
                              GND,GND,GND,GND,GND,GND, 
                              CA1(0),CA1(1),CA1(2),CA1(3), 
                              D1(0),D1(1),D1(2),D1(3));
... 

对于此示例,不应将not nCTRL直接传递到端口映射,而应首先将其存储到临时信号tmp ,然后将tmp传递到端口映射,如以下示例所示:

 ...
tmp <=不是nCTRL;
shift_CA1:a_74198端口映射(VCC,s1 => GND,s0 => tmp,SCLK, 
                              SDATA,SDATA,GND,GND,GND, 
                              GND,GND,GND,GND,GND, 
                              CA1(0),CA1(1),CA1(2),CA1(3), 
                              D1(0),D1(1),D1(2),D1(3));
... 

计划在未来版本的MAX + PLUS II软件中修复此问题。

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