错误：< 文件名 > .v（< 行号 >）处的Verilog HDL过程分配错误：非寄存器数据类型< 信号名称 >的非法过程分配

如果你做了一个非法分配不是一个reg数据类型的信号会出现在^Quartus®II软件3.0版此错误。在Verilog语言中，某些信号分配只能用于reg数据信号，而不能用于有线数据信号。虽然正确执行Verilog语言，但Quartus II软件版本低于3.0并未强制执行此有线/ reg检查。因此，对于在2.2或更低版本中传递的设计，您可能会在3.0版中遇到错误。

要消除此错误，请为此信号添加寄存器声明，以符合Verilog HDL标准。