在通过协议配置(CvP)设计的核心分区中是否允许任何强化器件功能?-Altera-Intel社区-FPGA CPLD-ChipDebug

在通过协议配置(CvP)设计的核心分区中是否允许任何强化器件功能?

在CvP设计中,核心分区中不允许使用强化功能。

以下是必须驻留在外围(顶部)分区中的强化功能的一些示例:

PLL
JTAG接口
部分重配置(PR)块
EDCRC块
内部振荡器模块
片上终端控制模块
独特的芯片ID
ASMI块
远程更新块
Altera温度传感器
硬核控制器
PCI Express的硬IP

解决/修复方法

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