使用Design Space Explorer时,为什么我会为所有定时角获得相同的定时结果?-Altera-Intel社区-FPGA CPLD-ChipDebug

使用Design Space Explorer时,为什么我会为所有定时角获得相同的定时结果?

在Quartus®II软件中,如果Synopsys设计约束( .sdc )文件包含set_operating_conditions命令,则Design Space Explorer(DSE)可能会报告相同的秋季定时角结果。

解决/修复方法

要避免此行为,请从.sdc文件中删除set_operating_conditions命令。
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