为什么低延迟40-100GbE IP内核在RX链路断开期间将错误的数据包传递给用户接口?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么低延迟40-100GbE IP内核在RX链路断开期间将错误的数据包传递给用户接口?

由于低延迟40-100GbE IP核的逻辑实现中的问题,当任何通道关闭时,可能会有一些错误的数据包传递到用户界面。

发生这种情况是因为只查看标题“FB”的前8位(而不是标题“FB555555555555D5”的所有64位)用于前导码比较,这会触发有效的SOP,而不管后面的56位标题是正确的还是不正确。

解决/修复方法

从Quartus®Prime软件版本16.0开始修复此问题。

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