我是否需要将FIFO的aclr信号与rdclk或wrclk信号同步？

对于Stratix®，Cyclone®及其早期系列，aclr上没有读时钟（rdclk）灵敏度。对于Stratix II，Cyclone II和更新的器件系列，从Quartus®II软件5.1开始，删除了aclr上的rdclk灵敏度。从版本5.1开始，dcfifo宏功能自动为这些器件插入内部rdclk / aclr同步寄存器。

但是，宏功能不会自动为aclr插入内部写时钟（wrclk）同步寄存器，因为这样做可能会影响延迟，具体取决于aclr时序。 单双时钟FIFO宏功能用户指南 （PDF）介绍了如何在aclr和wrclk之间手动添加同步寄存器。