当启用SignalTap®II时,为什么会收到以下消息“I / O bank中的引脚被分配了具有不同输出电压的I / O标准”?-Altera-Intel社区-FPGA CPLD-ChipDebug

当启用SignalTap®II时,为什么会收到以下消息“I / O bank中的引脚被分配了具有不同输出电压的I / O标准”?

会发生在Quartus®II软件2.2版本这个错误时,在TDO引脚位于与JTAG I / O标准冲突的特定Bank的I / O标准。

从Quartus II软件3.0开始,这个问题已得到修复。

软件问题与JTAG模块的TDO输出引脚上的I / O标准设置有关。 Quartus II软件将此引脚设置为使用项目编译设置中的默认I / O标准。默认的I / O标准是Quartus II软件中的LVTTL。

例如,如果将TDO所在的bank分配给HSTL I类标准,则会出现上述错误,但默认I / O标准设置为LVTTL。

为了解决Quartus II软件2.2中的问题,您可以通过添加以下行,将I / O标准分配(本例中的HSTL类I)显式添加到项目CSF文件中的TDO引脚“altera_reserved_tdo”:

altera_reserved_tdo : IO_STANDARD = "HSTL CLASS I";
altera_reserved_tdo : LOCATION = Pin_F14;

在器件中,JTAG TDO引脚硬连线到VCCIO,因此它只能驱动VCCIO电压电平。因此,无论Quartus II软件中的I / O标准设置如何,TDO引脚都将驱动VCCIO。

在某些情况下,此器件限制可能是一个问题,因为ByteBlaster 只能接受2.5和3.3伏特。这些情况的解决方法是使用电平缓冲器来增加电压,或者使用能够处理1.5伏特等较低电压的ByteBlaster II。

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