为什么我的MAX®7000A / AE / B / S器件的输出引脚的行为不使用Quartus®II软件版本3.0及以下匹配仿真?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的MAX®7000A / AE / B / S器件的输出引脚的行为不使用Quartus®II软件版本3.0及以下匹配仿真?

在Quartus II软件3.0及更低版本中,Assembler模块中存在一个问题,即在一个特殊情况下会生成错误的编程文件。

问题仅发生在以下情况:

  • 宏单元中的第一个产品术语未使用
  • 该宏单元以并行模式连接,其中XOR门用于实现具有第二乘积项作为输入的NOR门

在这种情况下,Quartus II Assembler不会禁用第一个产品术语,但允许它在MAX器件的架构中提供OR门。由于产品术语未使用,因此产品术语的输入处于浮动状态,这会导致OR门被输入逻辑1而不是逻辑0.此行为会导致输出错误。

Quartus II软件4.0中已修复此问题。

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