在Stratix®II器件的一个ALM中实现7输入功能时,寄存器封装如何工作?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Stratix®II器件的一个ALM中实现7输入功能时,寄存器封装如何工作?

如果未注册7输入功能且功能输出馈送到ALM内的顶部输出集,则第8个输入可用于馈送到reg0的数据端口。但是,如果注册7输入功能,则第8个输入不能用于寄存器打包。这是由于ALM内的路由。第八个输入没有输入到reg1的路径。

如果7输入功能的输出驱动到ALM内的底部输出组,则reg1可用于通过未使用的第八输入到ALM进行寄存器打包。

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