在Stratix®IIGX器件中，当接收到无效的输入信号时，预计时钟和数据恢复（CDR）模块的反序列化输出数据会产生随机数据。但是，在某些情况下，即使输入信号无效，CDR解串输出也可能具有固定的类时钟数据模式（0101 ..或1010 ..）。在这种情况下，当启用8b / 10b时，PLD接口上的接收输出（rx_dataout）将具有固定的Hex A4或Hex B5（解码值0101..or或1010 ..）。状态信号即rx_disperr，rx_errdetect和rx_syncstatus信号不会改变以指示固定数据无效。
此问题与Stratix II GX中的ALT2GXB配置，收发器设置或器件系列无关。然而，一旦在特定收发器通道上观察到无效输入的问题，就可以在所有条件下在同一通道上再现该问题。由于拔出串行输入电缆或三相上游源驱动器，接收器输入可能具有无效信号。
基于CDR模式（手动或自动），请针对此问题使用以下变通方法
CDR设置为自动模式：在自动模式下，当CDR接收到无效输入信号时，它会在锁定参考（LTR）和锁定数据（LTD）之间反复转换。 PLD逻辑可用的’rx_freqlocked’信号在高电平和低电平之间切换以指示这种情况。因此，在自动模式下，使用’rx_freqlocked’作为PLD逻辑中的参数之一，以确定接收的输入数据是否有效。
在手动模式下设置CDR：在手动模式下，由于用户控制从LTR到LTD的CDR转换，当CDR设置为LTD时，’rx_freqlocked’保持高电平。因此在此模式下，您无法使用’rx_freqlocked’信号来判断输入信号是否无效。您必须设计一个外部PPM检测器，将参考时钟频率与恢复的时钟频率进行比较。由于恢复的时钟频率在接收到无效输入信号时开始漂移，因此用户逻辑中设计的PPM检测器的输出应该用于确定接收的输入信号是否无效。
除了上述解决方法之外，如果您已为PIPE协议配置了Stratix II GX收发器通道，您还可以使用’pipeelecidle’状态信号来检测无效的串行输入。 ‘pipeelecidle’仅在PIPE模式下可用。
没有回复内容