请问MAX + ^PLUS®II Verilog HDL语言编译器支持单个设计文件中的多个模块的创造？

MAX + PLUS II Verilog HDL编译器不支持单个设计文件中的多个模块。如果使用多个模块创建设计文件，则只能实例化与设计文件本身具有相同名称的模块。

Altera建议您创建设计，以便每个设计文件只包含一个模块。