在Quartus®II软件中，如果源文件采用AHDL格式，运行EDA Netlist Writer时可能会看到此内部错误，以生成SystemVerilog HDL格式的输出网表。
解决/修复方法
要解决此问题，请将输出网表的格式更改为Verilog HDL或VHDL。要更改输出格式，请在“任务”菜单上选择“设置” ，打开“ 设置”对话框。在EDA工具设置下选择Simulation类别，然后选择Verilog HDL或VHDL输出格式，而不是SystemVerilog HDL。
在Quartus®II软件中，如果源文件采用AHDL格式，运行EDA Netlist Writer时可能会看到此内部错误，以生成SystemVerilog HDL格式的输出网表。
要解决此问题，请将输出网表的格式更改为Verilog HDL或VHDL。要更改输出格式，请在“任务”菜单上选择“设置” ，打开“ 设置”对话框。在EDA工具设置下选择Simulation类别，然后选择Verilog HDL或VHDL输出格式，而不是SystemVerilog HDL。
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