警告:封装引脚<引脚编号>处的引脚“<引脚名称>”的IBIS模型不可用-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:封装引脚<引脚编号>处的引脚“<引脚名称>”的IBIS模型不可用

在使用LVDS I / O标准为专用时钟输入引脚创建Cyclone®IV器件系列的IBIS模型时,您将在Quartus®II11.0及之前版本中看到EDA Netlist Writer生成的此警告。

您需要手动编辑.ibs文件,为专用时钟输入引脚添加适当的LVDS IBIS模型。将lvds25_rdin模型用于行I / O bank上的专用时钟输入引脚;将lvds25_cin模型用于列I / O bank上的专用时钟输入引脚。

Cyclone IV IBIS模型可从 Altera IBIS模型 下载

解决/修复方法

此问题已在Quartus II 11.1中修复。
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