如何使用MAX +PLUS®II软件改善FLEX®10KE器件的输入设置时序?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何使用MAX +PLUS®II软件改善FLEX®10KE器件的输入设置时序?

在所有FLEX 10KE器件(EPF10K50E和EPF10K200E器件除外)中,您可以关闭MAX + PLUS II软件中输入信号的“ 增加输入延迟”选项。可以添加此输入延迟,以便为逻辑单元寄存器提供0 ns的保持时间。当引脚驱动可确保零保持时间的组合逻辑时,可以绕过此延迟。

要绕过延迟,请在输入I / O引脚信号(而非逻辑单元本身)上分配逻辑选项,并确保未打开“ 增加输入延迟”选项。对于-1速度等级的器件,重新编译设计可以使设置时间缩短不到3 ns。为获得最佳输入设置时间,应使用行输入引脚来驱动同一行中的核心逻辑元件。此选项也可用于列引脚,但行引脚可提供最佳的设置时间。

如果引脚驱动位于行边缘的逻辑元件,则可能会看到正保持时间。要避免正保持时间,请将逻辑单元寄存器移至引脚至少5列。

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