是否有任何已知问题会影响我的Nios™开发板上APEX™20KE器件的锁相环（PLL）的运行？

Nios开发板不支持所有APEX 20KE I / O标准和功能。电路板错误地将PLL输出引脚CLK_OUT2p连接到输入CLKLK_FB2n 。 CLK_OUT2p引脚应连接到CLKLK_FB2p引脚，这将允许单端I / O标准中的外部反馈模式。此错误仅影响外部反馈模式下的PLL操作。 PLL可以继续从器件上驱动时钟信号而不会出现任何问题。例如，您可以使用PLL为外部SDRAM提供时钟，作为Nios嵌入式处理器系统的一部分。

由于APEX器件（引脚P5 ）上的CLK_OUT2p引脚连接到PLL反馈引脚CLKLK_FB2n （引脚P6 ）以及专用输入CLK4p （引脚N4 ），因此导致弱时钟输出或时钟输出似乎卡在地上）。 APEX器件中的引脚P6 （ CLKLK_FB2n ）是一个双用途引脚，如果不使用PLL反馈，则可用作I / O引脚。默认情况下，Quartus ^™编译器设置为将未使用的I / O引脚驱动至地。因此，如果您的设计不使用CLKLK_FB2n ，它将作为未使用的I / O引脚将其驱动为接地，使PLL输出显得非常弱或甚至卡在地上。 （请参阅Nios电路板Schematic以查看这些引脚/连接。）

若要解决此问题，请使用以下解决方法之一：

• 设置^Quartus®II软件为三态未使用的I / O引脚，允许你开未使用的I / O引脚。

  在Quartus II软件中，打开编译器设置 （Processing菜单），然后选择Chips＆Devices选项卡。选择Device＆Pin Options ，然后选择新窗口中的Unused Pins选项卡。在这里，您可以将未使用的I / O引脚分配给驱动为低电平，驱动未指定的信号或用作输入（三态）。选择As输入，三态 ，应用更改，然后重新编译设计。

• 使CLKLK_FB2n成为能够驱动为高电平或低电平的输入引脚。为此，请在设计中创建一个与设计的任何内部逻辑无关的输入引脚。

  在Quartus II软件2.2及更低版本中，使用分配管理器：分配管理器（工具菜单 – > 分配管理器 ）， 按节点查看分配，然后选择编辑特定节点和实体设置： ，然后指定您创建的输入引脚。现在创建一个新的位置分配并分配引脚P6 。应用更改并重新编译您的设计。

  对Quartus II软件3.0及更高版本使用Quartus II Assignment Editor。 （工具菜单 – >分配编辑器），在类别栏中选择Pin 。 指定您创建的输入引脚。现在双击“ 位置”框并分配引脚P6 。应用更改并重新编译您的设计。