内部错误：“（vlg）bd_back.c line <line_number>：在vriCreateDecl（）中，非法的decl类型。” （MAX +PLUS®II）

此内部错误已被MAX + PLUS II软件9.5中的语法错误所取代。

您的Verilog HDL设计中可能会发生此错误，因为在未通过分号分隔的线声明后实例化门基元时会出现语法错误。例如，以下代码将生成内部错误：

电线
或（b，c，d）;

要修复此错误，请添加分号，如下所示：

电线a;
或（b，c，d）;