为什么TimeQuest时序分析器在使用derive_pll_clocks命令时没有正确约束我的PLL时钟?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么TimeQuest时序分析器在使用derive_pll_clocks命令时没有正确约束我的PLL时钟?

由于derive_pll_clocks命令的限制,您可能会在TimeQuest时序分析器中看到错误约束的PLL输出时钟。如果您的设计包含一个多路复用器,为PLL提供参考时钟输入,则可能会出现此问题。

解决/修复方法

要在使用馈送PLL的参考时钟输入的多路复用器时解决此限制,请手动创建PLL输出的生成时钟。

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