致命:( vsim-3366）<文件路径＆/ <文件名> .v（<行号>）：当模块包含未命名的端口时，无法通过名称连接端口。

当您使用了不正确的编码风格的模块中的^ModelSim®仿真器，可能会出现此错误。在Verilog-1995中，模块声明不得包含声明的端口大小。它们必须只包含名称。必须在模块声明之后声明端口的大小，其中指定了端口类型。

例如，以下模块声明是非法的：

 module abc ( port_a [15:0], ... ); 

声明此模块的正确方法如下：

 module abc ( port_a, ... ); input port_a [15:0]; ...; 

将所有模块从第一种编码样式更改为第二种编码样式将允许设计在ModelSim仿真器中进行编译和加载。