在使用MAX 10器件仿真Altera Soft LVDS IP时,为什么会看到不正确的tx_outclock频率?-Altera-Intel社区-FPGA CPLD-ChipDebug

在使用MAX 10器件仿真Altera Soft LVDS IP时,为什么会看到不正确的tx_outclock频率?

由于Quartus®II14.1及更早版本中的已知问题,在使用MAX®10器件仿真Altera®SoftLVDS IP时,您可能会看到错误的tx_outclock频率。

解决/修复方法

这个已知问题仅影响仿真行为,并计划在Quartus II软件的未来版本中修复。

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