警告:对于set_input_delay / set_output_delay,port“  “相对于时钟”  “旗帜没有延迟(上升,下降,最大|最大)?-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:对于set_input_delay / set_output_delay,port“ “相对于时钟” “旗帜没有延迟(上升,下降,最大|最大)?

用的TimeQuest,每当一个端口有一个上升或下降延迟约束,或最大或最小延迟约束时发生在Quartus®II软件,此警告。无论是否为未指定的约束创建了错误的路径计时异常,都会发生此警告。

要在TimeQuest中避免此警告,您有以下选项:

  • 使用-rise-fall选项的适当值或 -max -min选项 为SDC文件添加约束
  • 通过删除-rise-fall选项或删除-max-min 选项来 修改约束, 以便 默认情况下 值用于这两个 选项
  • 如果新添加的约束对设计无效,请添加错误路径计时例外以消除对不需要的案例的分析。
  • 请登录后发表评论

      没有回复内容