编程完成后,为什么MAX II / Z或MAX V IO引脚会出现下垂?-Altera-Intel社区-FPGA CPLD-ChipDebug

编程完成后,为什么MAX II / Z或MAX V IO引脚会出现下垂?

JTAG边界扫描单元(BSC)到IO缓冲器内的控制信号(HighZ和mdorhz)之间的竞争条件触发BSC中的默认值,在用户模式之前移出输出缓冲器。

上电时BSC中的默认值是不确定的,这可能启用可能导致下降发生的OE寄存器。

此行为既不会导致任何功能故障,也不会导致器件出现可靠性问题。

解决/修复方法

选项1:将所有“1”移入边界扫描单元格

          执行SAMPLE指令

          移位数据寄存器全为“1”以禁用所有OE寄存器

          执行BYPASS指令

          编程器件

选项2:启用ISP钳位功能

          使能ISP钳位功能将IO引脚钳位至三态或高/低

Ø    所有引脚的.ips文件中的默认设置为三态

Ø    在编程器中添加.ips文件并启用ISP钳位

Ø    如果IO引脚被钳位为高电平或低电平,请确保钳位值与所连接的外部电阻的极性相匹配

Ø    使用ISP钳位时,将禁用内部弱上拉电阻

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