为什么在没有Cyclone III器件的校准IBIS模型的情况下,输出电压信号在1.8V SSTL 50欧姆片上匹配(OCT)的上升沿和下降沿不是单调的?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在没有Cyclone III器件的校准IBIS模型的情况下,输出电压信号在1.8V SSTL 50欧姆片上匹配(OCT)的上升沿和下降沿不是单调的?

最终的Cyclone®III器件IBIS模型存在一个已知问题,即输出电压信号在1.8V SSTL 50欧姆片上匹配(OCT)的上升沿和下降沿不是单调的,无需校准。更正的Cyclone III IBIS模型文件可以从以下链接下载:

CIII_Corrected_IBIS_Model_2.ibs

受影响和更正的IBIS模型如下:

– ttl18_cio_r50
– ttl18_cio_r25
– hstl18c1_cio_r50
– hstl18c2_cio_r25
– sstl18c1_cio_r50
– sstl18c2_cio_r25
– dhstl18c1_cio_r50
– dsstl18c1_cio_r50

请登录后发表评论

    没有回复内容