错误:“行<编号>:文件<项目文件的路径>:VHDL语法错误:意外的文件结束 – 使用文本编辑器的语法着色命令查找缺少的分隔符或关键字。” (MAX +PLUS®II,VHDL)Altera_wiki6年前发布10该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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