错误:“行<编号>:文件<项目文件的路径>:VHDL语法错误:意外的文件结束 – 使用文本编辑器的语法着色命令查找缺少的分隔符或关键字。” (MAX +PLUS®II,VHDL)-Altera-Intel社区-FPGA CPLD-ChipDebug