为什么在编译针对Cyclone II或Stratix II器件的设计时,Design Space Explorer会返回未知值?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在编译针对Cyclone II或Stratix II器件的设计时,Design Space Explorer会返回未知值?

由于Quartus®II软件存在问题,在编译针对Stratix®II或Cyclone®II器件的设计时,Design Space Explorer可能会返回未知值。当Design Space Explorer尝试使用不推荐使用的Classic Timing Analyzer而不是TimeQuest时序分析器时,会出现此问题。

若要解决此问题,将以下分配添加到Quartus II设置文件( .qsf ):

set_global_assignment -name USE_TIMEQUEST_TIMING_ANALYZER ON

计划在Quartus II软件的未来版本中修复此问题。

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