使用LVDS I / O标准驱动专用输出时钟引脚的Stratix增强型PLL(-5速度等级)的最大外部时钟输出频率是多少?Altera_wiki6年前发布90该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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