在40GbE MAC和PHY IP内核中,编译Stratix IV器件设计时会产生严重警告-Altera-Intel社区-FPGA CPLD-ChipDebug

在40GbE MAC和PHY IP内核中,编译Stratix IV器件设计时会产生严重警告

一些40GbE MAC和PHY IP内核示例项目为Quartus II软件的12.0版本编译Stratix IV器件设计会产生以下严重警告:

Critical Warning: Register-to-register paths between different clock domains is not recommended if one of the clocks is from GXB receiver channel.

该错误由以下项目生成:

  • quartus_synth\wrappers\alt_e40_phy\alt_e40_phy_siv.qpf
  • quartus_synth\example_design\alt_e40_adapter_top_siv\alt_e40_adapter_top_siv.qpf
  • quartus_synth\example_design\alt_e40_top_siv\alt_e40_top_siv.qpf

严重警告是由以下.sdc文件中未正确指定的错误路径引起的:

  • quartus_synth\wrappers\alt_e40_phy\alt_e40_phy_siv.sdc
  • quartus_synth\example_design\common\common_timing.sdc

解决/修复方法

此问题已在IP核的12.1 Quartus软件版本中修复。

对于IP内核的12.0版本,严重警告是由以下.sdc文件中未正确指定的错误路径引起的:

  • quartus_synth\wrappers\alt_e40_phy\alt_e40_phy_siv.sdc
  • quartus_synth\example_design\common\common_timing.sdc

在这些.sdc文件中,以下代码块:

if {$::TimeQuestInfo(nameofexecutable) eq "quartus_fit"} { # ok } else { set_false_path -from [get_keepers {*lane_marker_lock*vlane_num[*]} ] }

应该用以下代码块替换:

set_false_path -from [get_keepers {*lane_marker_lock*vlane_num[*]} ]

这将防止严重警告。

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