应该向VCCSEL ， nIO_PULLUP和PLL_ENA引脚提供什么电压才能在我的APEXII器件中构成逻辑电平1 ？-Altera-Intel社区-FPGA CPLD-ChipDebug

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应该向`VCCSEL` ， `nIO_PULLUP`和`PLL_ENA`引脚提供什么电压才能在我的APEXII器件中构成逻辑电平`1` ？

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对于APEX II器件，构成逻辑电平“1”的电压电平如下：

VCCSEL和nIO_PULLUP始终可以上拉至VCCSEL和3.3 V.

PLL_ENA的逻辑电平“1”由VCCSEL引脚设置控制。

有关VCCSEL引脚的更多信息，请参阅解决方案APEX II器件上的VCCSEL引脚是否选择PLL_ENA引脚使用的输入缓冲器？

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