Altera公司确定了以下问题的Quartus®II 9.0SP1了Stratix®IV收发器基本（PMA直接）模式配置。
1.当通道宽度为16或20位时，硬件中的tx_clkout频率是预期值的两倍（仅适用于PMA Direct xN配置）
2.当通道宽度为16位时，发送器和接收器侧的收发器-FPGA结构接口设置中的位设置不正确，从而导致位错误。
3.软件时序模型是初步的，可能导致使用基本（PMA Direct）模式配置的设计的时序违规。
要解决问题1和2，请从Quartus II Software 9.0SP1版本的以下链接安装补丁并重新编译设计。
http://www.altera.com/patches/quartus/90sp1/pc_quartus_ii_90sp1_sivgx_patch_1_25.zip
http://www.altera.com/patches/quartus/90sp1/linux_quartus_ii_90sp1_sivgx_patch_1_25.tar
Linux readme.txt – http://www.altera.com/patches/quartus/90sp1/linux_quartus_ii_90sp1_sivgx_patch_1_25.txt
要解决问题3，请遵循下面提供的设计指南和时序约束
设计指南
a）满足接收器-FPGA架构接口的建立和保持时间要求，
Capture使用恢复时钟的上升沿（rx_clkout）接收并行数据（rx_dataout），并在SDC文件中添加以下多周期约束。
set_multicycle_path -setup -from [get_registers rx_data_reg *] 0
set_multicycle_path -hold -from [get_registers rx_data_reg *] 0
rx_data_reg是用于从FPGA内核中的RX PMA的rx_dataout端口捕获RX数据的寄存器。
如果使用此过程的编译设计显示时序违规（取决于收发器数据速率和逻辑利用率），请使用rx_clkout的下降沿为接收并行数据提供时钟，并从SDC文件中删除上述多周期约束。
b）为了满足FPGA架构 – 发送器接口的建立和保持时间要求，
请参阅应用笔记 AN580 – 在基本（PMA Direct）模式下实现时序收敛
时序约束 ：仅在使用9.0SP1时才在SDC文件中添加这些约束。如果升级到Quartus II 9.0SP2版本，请删除这些约束。
设置pma_direct_variation <pma_direct_altgx_module_name>
foreach_in_collection rxpma_clockout_pin [get_pins -compatibility_mode
* | _alt4gxb_ * | receive_pma * |时钟输出]
{
设置rxpma_clockout [get_pin_info -name]
regsub“（。* | _alt4gxb _。* | receive_pma \ d + |）（clockout）”“\ 1deserclock [0]”rxpma_clocksrc
create_generated_clock -source -master_clock -name
set_clock_uncertainty -hold -from -to 1.0
}
将<pma_direct_altgx_module_name>替换为PMA Direct ALTGX模块的名称
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