altera_irq_clock_crosser.sv

6年前发布

由于适用于Windows 15.0及更早版本的Quartus®II软件存在问题，因此在为Qsys系统生成VHDL仿真文件时可能会出现此错误。

出现此问题的原因是Cadence Incisive Enterprise Simulator和Synopsys VCS Simulator文件仅从Quartus II软件的Linux版本生成。

解决/修复方法

若要解决此问题，请按照下列步骤操作：

1.在文本编辑器中打开<install_path> \ ip \ altera \ merlin \ altera_irq_clock_crosser \ altera_irq_clock_crosser_hw.tcl。

2.浏览proc sim_vhdl

3.删除以下两行：

add_fileset_file cadence / altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH“cadence / altera_irq_clock_crosser.sv”{CADENCE_SPECIFIC}

add_fileset_file synopsys / altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH“synopsys / altera_irq_clock_crosser.sv”{SYNOPSYS_SPECIFIC}

4.保存altera_irq_clock_crosser_hw.tcl并重新打开或刷新Qsys。

计划在Quartus II软件的未来版本中修复此问题。

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