![当我选择clk [1]到[9]作为MegaWizard中ATX_PLL的输入时钟源时，为什么会出现编译错误？-Altera-Intel社区-FPGA CPLD-ChipDebug](https://chipdebug.com/wp-content/uploads/2022/08/a681252a5f223945.png)
ALTGX Megawizard™允许最多10个输入参考时钟作为ATX_PLL的源。 当用户在“ Rx / Tx PLL的所选输入时钟源是什么？”中为ATX PLL选择1到9的值时？ ‘选项设计无法编译。 Quartus®II软件将会
产生错误，例如ATX PLL的inclk [1]无法连接。
需要以下解决方法
– 选择“0”作为ATX PLL和的输入时钟源
– 将pll_inclk_rx_cruclk [0]连接为设计中ATX PLL的输入时钟源
Quartus II软件9.1中会出现此问题，并且计划将其修复为Quartus II软件9.1 SP1。
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