如何使用所有可用的时钟资源中的^Stratix™器件在^Quartus®II软件2.0版？

Stratix器件具有24个时钟引脚：16个专用时钟引脚，可以驱动全局或区域时钟网络，8个快速区域FCLK引脚可以驱动快速区域时钟网络。

由于无法通过引脚访问所有时钟资源，因此必须将专用引脚与锁相环（PLL）输出和路由到全局资源的内部逻辑一起使用，以使用器件中的所有时钟网络。表1列出了全局时钟输入。

表1. Stratix时钟输入
时钟	输入
16个专用全球时钟	专用时钟针脚 内部逻辑 PLL输出
16个区域时钟	专用时钟针脚 PLL输出
8个快速区域时钟	快速区域时钟引脚

使用Quartus II软件中的Assignment Organizer进行区域和快速区域时钟分配，因为没有可用的HDL原语。使用GLOBAL原语进行专用的全局时钟分配（您也可以使用Quartus II软件中的Assignment Organizer）。有关GLOBAL原语的更多信息，请参见Quartus II联机帮助。有关Stratix器件中全局布线结构的更多信息，请参见Stratix器件手册中的Stratix器件系列数据手册 。