#**错误:(vsim-3033)<Verilog HDL文件名>(<行号>):’LCELL’的实例化失败。找不到设计单位。Altera_wiki6年前发布140该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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